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Fitter report for intan_m10
Thu Dec 11 18:00:31 2025
Quartus Prime Version 17.1.0 Build 590 10/25/2017 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Incremental Compilation Preservation Summary
6. Incremental Compilation Partition Settings
7. Incremental Compilation Placement Preservation
8. Pin-Out File
9. Fitter Resource Usage Summary
10. Fitter Partition Statistics
11. Input Pins
12. Output Pins
13. Dual Purpose and Dedicated Pins
14. I/O Bank Usage
15. All Package Pins
16. PLL Summary
17. PLL Usage
18. I/O Assignment Warnings
19. Fitter Resource Utilization by Entity
20. Delay Chain Summary
21. Pad To Core Delay Chain Fanout
22. Control Signals
23. Global & Other Fast Signals
24. Routing Usage Summary
25. LAB Logic Elements
26. LAB-wide Signals
27. LAB Signals Sourced
28. LAB Signals Sourced Out
29. LAB Distinct Inputs
30. I/O Rules Summary
31. I/O Rules Details
32. I/O Rules Matrix
33. Fitter Device Options
34. Operating Settings and Conditions
35. Estimated Delay Added for Hold Timing Summary
36. Estimated Delay Added for Hold Timing Details
37. Fitter Messages
38. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2017 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Thu Dec 11 18:00:31 2025 ;
; Quartus Prime Version ; 17.1.0 Build 590 10/25/2017 SJ Lite Edition ;
; Revision Name ; intan_m10 ;
; Top-level Entity Name ; ddr_ctrl ;
; Family ; MAX 10 ;
; Device ; 10M08SAM153C8G ;
; Timing Models ; Final ;
; Total logic elements ; 183 / 8,064 ( 2 % ) ;
; Total combinational functions ; 123 / 8,064 ( 2 % ) ;
; Dedicated logic registers ; 135 / 8,064 ( 2 % ) ;
; Total registers ; 135 ;
; Total pins ; 13 / 112 ( 12 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 387,072 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ;
; Total PLLs ; 1 / 1 ( 100 % ) ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; ADC blocks ; 0 / 1 ( 0 % ) ;
+------------------------------------+---------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; 10M08SAM153C8G ; ;
; Maximum processors allowed for parallel compilation ; 4 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Periphery to Core Placement and Routing Optimization ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 8 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.06 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processors 2-4 ; 2.1% ;
+----------------------------+-------------+
+--------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+--------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+--------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 304 ) ; 0.00 % ( 0 / 304 ) ; 0.00 % ( 0 / 304 ) ;
; -- Achieved ; 0.00 % ( 0 / 304 ) ; 0.00 % ( 0 / 304 ) ; 0.00 % ( 0 / 304 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+--------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 286 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 18 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/FPGA/puart2/output_files/intan_m10.pin.
+-------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+---------------------+
; Resource ; Usage ;
+---------------------------------------------+---------------------+
; Total logic elements ; 183 / 8,064 ( 2 % ) ;
; -- Combinational with no register ; 48 ;
; -- Register only ; 60 ;
; -- Combinational with a register ; 75 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 60 ;
; -- 3 input functions ; 30 ;
; -- <=2 input functions ; 33 ;
; -- Register only ; 60 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 102 ;
; -- arithmetic mode ; 21 ;
; ; ;
; Total registers* ; 135 / 8,597 ( 2 % ) ;
; -- Dedicated logic registers ; 135 / 8,064 ( 2 % ) ;
; -- I/O registers ; 0 / 533 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 15 / 504 ( 3 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 13 / 112 ( 12 % ) ;
; -- Clock pins ; 2 / 4 ( 50 % ) ;
; -- Dedicated input pins ; 1 / 1 ( 100 % ) ;
; ; ;
; M9Ks ; 0 / 42 ( 0 % ) ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; ADC blocks ; 0 / 1 ( 0 % ) ;
; Total block memory bits ; 0 / 387,072 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 387,072 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ;
; PLLs ; 1 / 1 ( 100 % ) ;
; Global signals ; 2 ;
; -- Global clocks ; 2 / 10 ( 20 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Remote update blocks ; 0 / 1 ( 0 % ) ;
; Oscillator blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0.4% / 0.4% / 0.3% ;
; Peak interconnect usage (total/H/V) ; 1.4% / 1.5% / 1.2% ;
; Maximum fan-out ; 104 ;
; Highest non-global fan-out ; 95 ;
; Total fan-out ; 904 ;
; Average fan-out ; 2.56 ;
+---------------------------------------------+---------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+---------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+--------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+--------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 183 / 8064 ( 2 % ) ; 0 / 8064 ( 0 % ) ;
; -- Combinational with no register ; 48 ; 0 ;
; -- Register only ; 60 ; 0 ;
; -- Combinational with a register ; 75 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 60 ; 0 ;
; -- 3 input functions ; 30 ; 0 ;
; -- <=2 input functions ; 33 ; 0 ;
; -- Register only ; 60 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 102 ; 0 ;
; -- arithmetic mode ; 21 ; 0 ;
; ; ; ;
; Total registers ; 135 ; 0 ;
; -- Dedicated logic registers ; 135 / 8064 ( 2 % ) ; 0 / 8064 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 15 / 504 ( 3 % ) ; 0 / 504 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 13 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total memory bits ; 0 ; 0 ;
; Total RAM block bits ; 0 ; 0 ;
; PLL ; 0 / 1 ( 0 % ) ; 1 / 1 ( 100 % ) ;
; Clock control block ; 1 / 12 ( 8 % ) ; 1 / 12 ( 8 % ) ;
; User Flash Memory ; 1 / 1 ( 100 % ) ; 0 / 1 ( 0 % ) ;
; Analog-to-Digital Converter ; 1 / 1 ( 100 % ) ; 0 / 1 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 104 ; 1 ;
; -- Registered Input Connections ; 104 ; 0 ;
; -- Output Connections ; 1 ; 104 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 902 ; 115 ;
; -- Registered Connections ; 456 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 105 ;
; -- hard_block:auto_generated_inst ; 105 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 4 ; 1 ;
; -- Output Ports ; 9 ; 1 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+--------------------+--------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; Slew Rate ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; miso ; P4 ; 3 ; 3 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; rst_n ; J14 ; 5 ; 31 ; 6 ; 0 ; 95 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sys_clk ; J5 ; 2 ; 0 ; 7 ; 21 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; test_flag ; J12 ; 6 ; 31 ; 9 ; 21 ; 5 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; MOSI_ESP32 ; A14 ; 8 ; 13 ; 25 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; convert_flag_led ; M12 ; 5 ; 31 ; 1 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; cs_ESP32 ; B13 ; 8 ; 15 ; 25 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; cs_n ; P6 ; 3 ; 9 ; 0 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; mosi ; L7 ; 3 ; 6 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; sclk ; R5 ; 3 ; 6 ; 0 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; sclk_ESP32 ; B14 ; 8 ; 15 ; 25 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; test_flag_led ; N15 ; 5 ; 31 ; 1 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; tx ; P8 ; 3 ; 6 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
+------------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+----------------------------------------------------+--------------------------------+---------------------+------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+----------------------------------------------------+--------------------------------+---------------------+------------------+
; G1 ; DIFFIO_RX_L11n, DIFFOUT_L11n, TMS, Low_Speed ; Reserved as secondary function ; ~ALTERA_TMS~ ; Dual Purpose Pin ;
; J1 ; DIFFIO_RX_L11p, DIFFOUT_L11p, TCK, Low_Speed ; Reserved as secondary function ; ~ALTERA_TCK~ ; Dual Purpose Pin ;
; H5 ; DIFFIO_RX_L12n, DIFFOUT_L12n, TDI, Low_Speed ; Reserved as secondary function ; ~ALTERA_TDI~ ; Dual Purpose Pin ;
; H4 ; DIFFIO_RX_L12p, DIFFOUT_L12p, TDO, Low_Speed ; Reserved as secondary function ; ~ALTERA_TDO~ ; Dual Purpose Pin ;
; D8 ; CONFIG_SEL, Low_Speed ; Reserved as secondary function ; ~ALTERA_CONFIG_SEL~ ; Dual Purpose Pin ;
; E8 ; nCONFIG, Low_Speed ; Reserved as secondary function ; ~ALTERA_nCONFIG~ ; Dual Purpose Pin ;
; D6 ; DIFFIO_RX_T24p, DIFFOUT_T24p, nSTATUS, Low_Speed ; Reserved as secondary function ; ~ALTERA_nSTATUS~ ; Dual Purpose Pin ;
; E6 ; DIFFIO_RX_T24n, DIFFOUT_T24n, CONF_DONE, Low_Speed ; Reserved as secondary function ; ~ALTERA_CONF_DONE~ ; Dual Purpose Pin ;
+----------+----------------------------------------------------+--------------------------------+---------------------+------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1A ; 0 / 8 ( 0 % ) ; 2.5V ; -- ;
; 1B ; 4 / 10 ( 40 % ) ; 2.5V ; -- ;
; 2 ; 1 / 10 ( 10 % ) ; 3.3V ; -- ;
; 3 ; 5 / 28 ( 18 % ) ; 3.3V ; -- ;
; 5 ; 3 / 12 ( 25 % ) ; 3.3V ; -- ;
; 6 ; 1 / 16 ( 6 % ) ; 3.3V ; -- ;
; 8 ; 7 / 28 ( 25 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A2 ; 248 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A3 ; 250 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A5 ; 243 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A7 ; 241 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A9 ; 237 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A11 ; 239 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A13 ; 231 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; A14 ; 227 ; 8 ; MOSI_ESP32 ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; A15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B1 ; 10 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B3 ; ; -- ; VCCA3 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; B4 ; 245 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B5 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; B6 ; 238 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B7 ; 236 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B8 ; 226 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; B10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; B11 ; 235 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B12 ; 233 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B13 ; 225 ; 8 ; cs_ESP32 ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; B14 ; 223 ; 8 ; sclk_ESP32 ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; B15 ; 221 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C1 ; 8 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C2 ; 2 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C8 ; 224 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C14 ; 179 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C15 ; 177 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D2 ; 0 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D4 ; ; ; ANAIN1 ; ; ; ; -- ; ; -- ; -- ;
; D5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D6 ; 244 ; 8 ; ~ALTERA_nSTATUS~ / RESERVED_INPUT ; input ; 3.3 V Schmitt Trigger ; ; Column I/O ; N ; no ; Off ;
; D7 ; 240 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D8 ; 232 ; 8 ; ~ALTERA_CONFIG_SEL~ / RESERVED_INPUT ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; D9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D10 ; 222 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D11 ; 220 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D12 ; 190 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D14 ; ; -- ; VCCA2 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; E1 ; 12 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E2 ; 14 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E4 ; ; ; REFGND ; ; ; ; -- ; ; -- ; -- ;
; E5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E6 ; 246 ; 8 ; ~ALTERA_CONF_DONE~ / RESERVED_INPUT ; input ; 3.3 V Schmitt Trigger ; ; Column I/O ; N ; no ; Off ;
; E7 ; 242 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E8 ; 234 ; 8 ; ~ALTERA_nCONFIG~ / RESERVED_INPUT ; input ; 3.3 V Schmitt Trigger ; ; Column I/O ; N ; no ; Off ;
; E9 ; 230 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E10 ; 228 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E11 ; 188 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E14 ; 175 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E15 ; 173 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; F2 ; ; 1A ; VCCIO1A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F4 ; ; ; ADC_VREF ; ; ; ; -- ; ; -- ; -- ;
; F5 ; 4 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F11 ; 176 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F12 ; 178 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G1 ; 20 ; 1B ; ~ALTERA_TMS~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V Schmitt Trigger ; ; Row I/O ; N ; no ; On ;
; G2 ; 21 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G5 ; 6 ; 1A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G7 ; 18 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G8 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; G9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G11 ; 172 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G12 ; 174 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G15 ; 158 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H2 ; ; 1B ; VCCIO1B ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; H3 ; 28 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H4 ; 26 ; 1B ; ~ALTERA_TDO~ ; output ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
; H5 ; 24 ; 1B ; ~ALTERA_TDI~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V Schmitt Trigger ; ; Row I/O ; N ; no ; On ;
; H7 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H9 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; H11 ; 150 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H12 ; 152 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H13 ; 154 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J1 ; 22 ; 1B ; ~ALTERA_TCK~ / RESERVED_INPUT ; input ; 2.5 V Schmitt Trigger ; ; Row I/O ; N ; no ; Off ;
; J2 ; 30 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J4 ; 36 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J5 ; 38 ; 2 ; sys_clk ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; J7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J8 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; J9 ; 140 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J11 ; 142 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J12 ; 148 ; 6 ; test_flag ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; J14 ; 143 ; 5 ; rst_n ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; J15 ; 156 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K2 ; 34 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K4 ; 42 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K5 ; 40 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K11 ; 132 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K12 ; 134 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K14 ; 141 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L1 ; 32 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L2 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; L4 ; 46 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L5 ; 44 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L6 ; 64 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L7 ; 66 ; 3 ; mosi ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; L8 ; 72 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L9 ; 84 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L10 ; 88 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L11 ; 122 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L14 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; L15 ; 135 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; M2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M4 ; 60 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M5 ; 62 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M7 ; 74 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M8 ; 76 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M9 ; 86 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M11 ; 90 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M12 ; 120 ; 5 ; convert_flag_led ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; M14 ; 133 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N1 ; 56 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N2 ; ; -- ; VCCA1 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; N8 ; 78 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N14 ; 123 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N15 ; 121 ; 5 ; test_flag_led ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; P1 ; 45 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; P2 ; 58 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P3 ; 61 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P4 ; 65 ; 3 ; miso ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; P5 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P6 ; 68 ; 3 ; cs_n ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; P7 ; 70 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P8 ; 71 ; 3 ; tx ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; P9 ; 73 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P10 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P12 ; 79 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P13 ; ; -- ; VCCA4 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; P14 ; 92 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P15 ; 82 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R2 ; 47 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; R3 ; 63 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R5 ; 67 ; 3 ; sclk ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; R7 ; 69 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R9 ; 75 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R11 ; 77 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; R13 ; 94 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R14 ; 80 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-----------------------------------------------------------------------------------------------------------------+
; PLL Summary ;
+-------------------------------+---------------------------------------------------------------------------------+
; Name ; clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|pll1 ;
+-------------------------------+---------------------------------------------------------------------------------+
; SDC pin name ; clk_gen_inst|altpll_component|auto_generated|pll1 ;
; PLL mode ; Normal ;
; Compensate clock ; clock0 ;
; Compensated input/output pins ; -- ;
; Switchover type ; -- ;
; Input frequency 0 ; 12.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 12.0 MHz ;
; Nominal VCO frequency ; 432.0 MHz ;
; VCO post scale K counter ; 2 ;
; VCO frequency control ; Auto ;
; VCO phase shift step ; 289 ps ;
; VCO multiply ; -- ;
; VCO divide ; -- ;
; Freq min lock ; 9.8 MHz ;
; Freq max lock ; 18.06 MHz ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 36 ;
; N value ; 1 ;
; Charge pump current ; setting 1 ;
; Loop filter resistance ; setting 24 ;
; Loop filter capacitance ; setting 0 ;
; Bandwidth ; 450 kHz to 980 kHz ;
; Bandwidth type ; Medium ;
; Real time reconfigurable ; Off ;
; Scan chain MIF file ; -- ;
; Preserve PLL counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; sys_clk ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-------------------------------+---------------------------------------------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+--------------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+-------------+---------------+---------+---------+----------------------------------------------------------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name ;
+--------------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+-------------+---------------+---------+---------+----------------------------------------------------------+
; clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0] ; clock0 ; 6 ; 625 ; 0.12 MHz ; 0 (0 ps) ; 0.12 (289 ps) ; 50/50 ; C1 ; 375 ; 188/187 Odd ; C0 ; 1 ; 0 ; clk_gen_inst|altpll_component|auto_generated|pll1|clk[0] ;
; clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0]~cascade_in ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; C0 ; 10 ; 5/5 Even ; -- ; 1 ; 0 ; ;
+--------------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+-------------+---------------+---------+---------+----------------------------------------------------------+
+-------------------------------------------+
; I/O Assignment Warnings ;
+------------------+------------------------+
; Pin Name ; Reason ;
+------------------+------------------------+
; mosi ; Missing drive strength ;
; cs_n ; Missing drive strength ;
; sclk ; Missing drive strength ;
; MOSI_ESP32 ; Missing drive strength ;
; cs_ESP32 ; Missing drive strength ;
; sclk_ESP32 ; Missing drive strength ;
; tx ; Missing drive strength ;
; test_flag_led ; Missing drive strength ;
; convert_flag_led ; Missing drive strength ;
+------------------+------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+--------------------------------------------------------------------------------------+-----------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; UFM Blocks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; ADC blocks ; Full Hierarchy Name ; Entity Name ; Library Name ;
+------------------------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+--------------------------------------------------------------------------------------+-----------------+--------------+
; |ddr_ctrl ; 183 (65) ; 135 (52) ; 0 (0) ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 13 ; 0 ; 48 (13) ; 60 (26) ; 75 (22) ; 0 ; |ddr_ctrl ; ddr_ctrl ; work ;
; |clk_gen:clk_gen_inst| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; |ddr_ctrl|clk_gen:clk_gen_inst ; clk_gen ; work ;
; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; |ddr_ctrl|clk_gen:clk_gen_inst|altpll:altpll_component ; altpll ; work ;
; |clk_gen_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; |ddr_ctrl|clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated ; clk_gen_altpll ; work ;
; |spi_master_2164:u_spi_master_2164| ; 71 (71) ; 43 (43) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 24 (24) ; 34 (34) ; 13 (13) ; 0 ; |ddr_ctrl|spi_master_2164:u_spi_master_2164 ; spi_master_2164 ; work ;
; |uart_tx:u_uart_pc| ; 51 (51) ; 40 (40) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 40 (40) ; 0 ; |ddr_ctrl|uart_tx:u_uart_pc ; uart_tx ; work ;
+------------------------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+--------------------------------------------------------------------------------------+-----------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+------------------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+------------------+----------+---------------+---------------+-----------------------+-----+------+
; mosi ; Output ; -- ; -- ; -- ; -- ; -- ;
; cs_n ; Output ; -- ; -- ; -- ; -- ; -- ;
; sclk ; Output ; -- ; -- ; -- ; -- ; -- ;
; MOSI_ESP32 ; Output ; -- ; -- ; -- ; -- ; -- ;
; cs_ESP32 ; Output ; -- ; -- ; -- ; -- ; -- ;
; sclk_ESP32 ; Output ; -- ; -- ; -- ; -- ; -- ;
; tx ; Output ; -- ; -- ; -- ; -- ; -- ;
; test_flag_led ; Output ; -- ; -- ; -- ; -- ; -- ;
; convert_flag_led ; Output ; -- ; -- ; -- ; -- ; -- ;
; test_flag ; Input ; -- ; (0) 0 ps ; -- ; -- ; -- ;
; rst_n ; Input ; (6) 873 ps ; -- ; -- ; -- ; -- ;
; sys_clk ; Input ; -- ; -- ; -- ; -- ; -- ;
; miso ; Input ; (6) 868 ps ; -- ; -- ; -- ; -- ;
+------------------+----------+---------------+---------------+-----------------------+-----+------+
+-------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+-------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+-------------------------------------------------------+-------------------+---------+
; test_flag ; ; ;
; - Selector8~0 ; 1 ; 0 ;
; - spi_master_2164:u_spi_master_2164|Selector0~5 ; 1 ; 0 ;
; - Selector7~0 ; 1 ; 0 ;
; - test_flag_led~output ; 1 ; 0 ;
; - convert_flag_led~output ; 1 ; 0 ;
; rst_n ; ; ;
; - state[1] ; 0 ; 6 ;
; - state[2] ; 0 ; 6 ;
; - state[3] ; 0 ; 6 ;
; - state[4] ; 0 ; 6 ;
; - state[5] ; 0 ; 6 ;
; - state[6] ; 0 ; 6 ;
; - state[7] ; 0 ; 6 ;
; - state[8] ; 0 ; 6 ;
; - state[9] ; 0 ; 6 ;
; - state[10] ; 0 ; 6 ;
; - state[11] ; 0 ; 6 ;
; - state[12] ; 0 ; 6 ;
; - state[13] ; 0 ; 6 ;
; - state[14] ; 0 ; 6 ;
; - state[15] ; 0 ; 6 ;
; - state[16] ; 0 ; 6 ;
; - state[17] ; 0 ; 6 ;
; - state[18] ; 0 ; 6 ;
; - state[19] ; 0 ; 6 ;
; - state[20] ; 0 ; 6 ;
; - state[21] ; 0 ; 6 ;
; - state[22] ; 0 ; 6 ;
; - state[23] ; 0 ; 6 ;
; - state[24] ; 0 ; 6 ;
; - state[25] ; 0 ; 6 ;
; - state[26] ; 0 ; 6 ;
; - state[27] ; 0 ; 6 ;
; - state[28] ; 0 ; 6 ;
; - state[29] ; 0 ; 6 ;
; - state[30] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|mosi ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|sclk ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[2] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[1] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[4] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[3] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[5] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[6] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cnt[0] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|cs_n ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[0] ; 0 ; 6 ;
; - state[0] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_state.0001 ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[1] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[15] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[14] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[13] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[12] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[11] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[10] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[9] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[8] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[7] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[6] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[5] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[4] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[3] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[2] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[1] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|baud_counter[0] ; 0 ; 6 ;
; - start1 ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[2] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_bit_counter[0]~0 ; 0 ; 6 ;
; - state_top.IDLE ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|done ; 0 ; 6 ;
; - state_top.SEND1 ; 0 ; 6 ;
; - sent_data[15]~0 ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_done ; 0 ; 6 ;
; - start_uart~0 ; 0 ; 6 ;
; - state_top.SEND_uart ; 0 ; 6 ;
; - uart_tx:u_uart_pc|byte_select.01 ; 0 ; 6 ;
; - uart_tx:u_uart_pc|data_to_send[0]~2 ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[3] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[0] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[8] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[4] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[1] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[9] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[5] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout_r[15]~0 ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[2] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[10] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[6] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[3] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[11] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[7] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[4] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[12] ; 0 ; 6 ;
; - uart_tx:u_uart_pc|tx_shift_reg[8] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[5] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[13] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[6] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[14] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[7] ; 0 ; 6 ;
; - spi_master_2164:u_spi_master_2164|dout[15] ; 0 ; 6 ;
; sys_clk ; ; ;
; miso ; ; ;
; - spi_master_2164:u_spi_master_2164|dout_r[0] ; 0 ; 6 ;
+-------------------------------------------------------+-------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+---------------------------------------------------------------------------------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+---------------------------------------------------------------------------------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0] ; PLL_1 ; 104 ; Clock ; yes ; Global Clock ; GCLK4 ; -- ;
; rst_n ; PIN_J14 ; 95 ; Async. clear ; no ; -- ; -- ; -- ;
; sent_data[15]~0 ; LCCOMB_X24_Y5_N26 ; 17 ; Clock enable ; no ; -- ; -- ; -- ;
; spi_master_2164:u_spi_master_2164|Equal0~2 ; LCCOMB_X15_Y7_N2 ; 8 ; Sync. clear ; no ; -- ; -- ; -- ;
; spi_master_2164:u_spi_master_2164|Equal1~0 ; LCCOMB_X20_Y7_N18 ; 16 ; Clock enable ; no ; -- ; -- ; -- ;
; spi_master_2164:u_spi_master_2164|cs_n ; FF_X1_Y9_N31 ; 31 ; Clock ; yes ; Global Clock ; GCLK1 ; -- ;
; spi_master_2164:u_spi_master_2164|dout_r[15]~0 ; LCCOMB_X19_Y7_N4 ; 16 ; Clock enable ; no ; -- ; -- ; -- ;
; sys_clk ; PIN_J5 ; 1 ; Clock ; no ; -- ; -- ; -- ;
; uart_tx:u_uart_pc|data_to_send[0]~2 ; LCCOMB_X23_Y5_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart_tx:u_uart_pc|tx_bit_counter[0]~0 ; LCCOMB_X23_Y5_N6 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart_tx:u_uart_pc|tx_shift_reg[8]~1 ; LCCOMB_X23_Y5_N14 ; 9 ; Clock enable ; no ; -- ; -- ; -- ;
+---------------------------------------------------------------------------------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+---------------------------------------------------------------------------------------------+--------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+---------------------------------------------------------------------------------------------+--------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0] ; PLL_1 ; 104 ; 0 ; Global Clock ; GCLK4 ; -- ;
; spi_master_2164:u_spi_master_2164|cs_n ; FF_X1_Y9_N31 ; 31 ; 0 ; Global Clock ; GCLK1 ; -- ;
+---------------------------------------------------------------------------------------------+--------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
+------------------------------------------------+
; Routing Usage Summary ;
+-----------------------+------------------------+
; Routing Resource Type ; Usage ;
+-----------------------+------------------------+
; Block interconnects ; 171 / 27,275 ( < 1 % ) ;
; C16 interconnects ; 2 / 1,240 ( < 1 % ) ;
; C4 interconnects ; 70 / 20,832 ( < 1 % ) ;
; Direct links ; 47 / 27,275 ( < 1 % ) ;
; Global clocks ; 2 / 10 ( 20 % ) ;
; Local interconnects ; 132 / 8,064 ( 2 % ) ;
; R24 interconnects ; 10 / 1,320 ( < 1 % ) ;
; R4 interconnects ; 91 / 28,560 ( < 1 % ) ;
+-----------------------+------------------------+
+----------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 12.20) ; Number of LABs (Total = 15) ;
+---------------------------------------------+------------------------------+
; 1 ; 3 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 2 ;
; 16 ; 7 ;
+---------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 2.00) ; Number of LABs (Total = 15) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 10 ;
; 1 Clock ; 12 ;
; 1 Clock enable ; 3 ;
; 2 Clock enables ; 3 ;
; 2 Clocks ; 2 ;
+------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 20.40) ; Number of LABs (Total = 15) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 1 ;
; 19 ; 1 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 3 ;
; 24 ; 2 ;
; 25 ; 1 ;
; 26 ; 0 ;
; 27 ; 0 ;
; 28 ; 1 ;
; 29 ; 0 ;
; 30 ; 0 ;
; 31 ; 1 ;
; 32 ; 2 ;
+----------------------------------------------+------------------------------+
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 7.20) ; Number of LABs (Total = 15) ;
+-------------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 3 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 3 ;
; 5 ; 2 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 0 ;
; 9 ; 2 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 0 ;
; 24 ; 1 ;
+-------------------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 10.13) ; Number of LABs (Total = 15) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 3 ;
; 4 ; 1 ;
; 5 ; 2 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 13 ; 1 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 1 ;
; 24 ; 0 ;
; 25 ; 1 ;
; 26 ; 0 ;
; 27 ; 0 ;
; 28 ; 0 ;
; 29 ; 1 ;
+----------------------------------------------+------------------------------+
+------------------------------------------+
; I/O Rules Summary ;
+----------------------------------+-------+
; I/O Rules Statistic ; Total ;
+----------------------------------+-------+
; Total I/O Rules ; 30 ;
; Number of I/O Rules Passed ; 9 ;
; Number of I/O Rules Failed ; 0 ;
; Number of I/O Rules Unchecked ; 0 ;
; Number of I/O Rules Inapplicable ; 21 ;
+----------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;
; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ;
; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;
; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ;
; Inapplicable ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength or Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 160mA for row I/Os and 160mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ;
; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; I/O ; ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass ; 13 ; 0 ; 13 ; 0 ; 0 ; 13 ; 13 ; 0 ; 13 ; 13 ; 0 ; 0 ; 0 ; 0 ; 4 ; 0 ; 0 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 13 ; 0 ; 0 ;
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Total Inapplicable ; 0 ; 13 ; 0 ; 13 ; 13 ; 0 ; 0 ; 13 ; 0 ; 0 ; 13 ; 13 ; 13 ; 13 ; 9 ; 13 ; 13 ; 9 ; 13 ; 13 ; 13 ; 13 ; 13 ; 13 ; 13 ; 13 ; 13 ; 0 ; 13 ; 13 ;
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; mosi ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; cs_n ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; sclk ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; MOSI_ESP32 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; cs_ESP32 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; sclk_ESP32 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; tx ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; test_flag_led ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; convert_flag_led ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; test_flag ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; rst_n ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; sys_clk ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; miso ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
+-------------------------------------------------------------------------------------------+
; Fitter Device Options ;
+------------------------------------------------------------------+------------------------+
; Option ; Setting ;
+------------------------------------------------------------------+------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Internal Configuration ;
; Enable Error Detection CRC_ERROR pin ; Off ;
; Enable open drain on CRC_ERROR pin ; Off ;
; Enable nCONFIG, nSTATUS, and CONF_DONE pins ; On ;
; Enable JTAG pin sharing ; Off ;
; Enable nCE pin ; Off ;
; Enable CONFIG_SEL pin ; On ;
; Enable input tri-state on active configuration pins in user mode ; Off ;
; Configuration Voltage Level ; Auto ;
; Force Configuration Voltage Level ; Off ;
; Data[0] ; Unreserved ;
; Data[1]/ASDO ; Unreserved ;
; FLASH_nCE/nCSO ; Unreserved ;
; DCLK ; Unreserved ;
+------------------------------------------------------------------+------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 <20>C ;
; High Junction Temperature ; 85 <20>C ;
+---------------------------+--------+
+-----------------------------------------------------------------------------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Summary ;
+----------------------------------------------------------+----------------------------------------------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+----------------------------------------------------------+----------------------------------------------------------+-------------------+
; clk_gen_inst|altpll_component|auto_generated|pll1|clk[0] ; clk_gen_inst|altpll_component|auto_generated|pll1|clk[0] ; 2.4 ;
+----------------------------------------------------------+----------------------------------------------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using the TimeQuest Timing Analyzer.
+-----------------------------------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Details ;
+-------------------------------------+-------------------------------------+-------------------+
; Source Register ; Destination Register ; Delay Added in ns ;
+-------------------------------------+-------------------------------------+-------------------+
; sent_data[0] ; uart_tx:u_uart_pc|data_to_send[0] ; 0.132 ;
; sent_data[1] ; uart_tx:u_uart_pc|data_to_send[1] ; 0.132 ;
; sent_data[2] ; uart_tx:u_uart_pc|data_to_send[2] ; 0.132 ;
; sent_data[3] ; uart_tx:u_uart_pc|data_to_send[3] ; 0.132 ;
; sent_data[4] ; uart_tx:u_uart_pc|data_to_send[4] ; 0.132 ;
; sent_data[5] ; uart_tx:u_uart_pc|data_to_send[5] ; 0.132 ;
; sent_data[6] ; uart_tx:u_uart_pc|data_to_send[6] ; 0.132 ;
; sent_data[7] ; uart_tx:u_uart_pc|data_to_send[7] ; 0.132 ;
; uart_tx:u_uart_pc|tx_bit_counter[0] ; uart_tx:u_uart_pc|tx_bit_counter[2] ; 0.126 ;
; uart_tx:u_uart_pc|tx_state.0001 ; uart_tx:u_uart_pc|tx_shift_reg[8] ; 0.110 ;
; sent_data[8] ; uart_tx:u_uart_pc|data_to_send[0] ; 0.094 ;
; sent_data[9] ; uart_tx:u_uart_pc|data_to_send[1] ; 0.094 ;
; sent_data[10] ; uart_tx:u_uart_pc|data_to_send[2] ; 0.094 ;
; sent_data[11] ; uart_tx:u_uart_pc|data_to_send[3] ; 0.094 ;
; sent_data[12] ; uart_tx:u_uart_pc|data_to_send[4] ; 0.094 ;
; sent_data[13] ; uart_tx:u_uart_pc|data_to_send[5] ; 0.094 ;
; sent_data[14] ; uart_tx:u_uart_pc|data_to_send[6] ; 0.094 ;
; sent_data[15] ; uart_tx:u_uart_pc|data_to_send[7] ; 0.094 ;
; uart_tx:u_uart_pc|tx_bit_counter[1] ; uart_tx:u_uart_pc|tx_bit_counter[2] ; 0.026 ;
+-------------------------------------+-------------------------------------+-------------------+
Note: This table only shows the top 19 path(s) that have the largest delay added for hold.
+-----------------+
; Fitter Messages ;
+-----------------+
Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (119006): Selected device 10M08SAM153C8G for design "intan_m10"
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (15535): Implemented PLL "clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|pll1" as MAX 10 PLL type File: E:/FPGA/puart2/db/clk_gen_altpll.v Line: 43
Info (15099): Implementing clock multiplication of 6, clock division of 625, and phase shift of 0 degrees (0 ps) for clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0] port File: E:/FPGA/puart2/db/clk_gen_altpll.v Line: 43
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Critical Warning (16562): Review the Power Analyzer report file (<design>.pow.rpt) to ensure your design is within the maximum power utilization limit of the single power-supply target device and to avoid functional failures.
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device 10M08SAM153C8GES is compatible
Info (176445): Device 10M04SAM153C8G is compatible
Info (169124): Fitter converted 8 user pins into dedicated programming pins
Info (169125): Pin ~ALTERA_TMS~ is reserved at location G1
Info (169125): Pin ~ALTERA_TCK~ is reserved at location J1
Info (169125): Pin ~ALTERA_TDI~ is reserved at location H5
Info (169125): Pin ~ALTERA_TDO~ is reserved at location H4
Info (169125): Pin ~ALTERA_CONFIG_SEL~ is reserved at location D8
Info (169125): Pin ~ALTERA_nCONFIG~ is reserved at location E8
Info (169125): Pin ~ALTERA_nSTATUS~ is reserved at location D6
Info (169125): Pin ~ALTERA_CONF_DONE~ is reserved at location E6
Info (169141): DATA[0] dual-purpose pin not reserved
Info (12825): Data[1]/ASDO dual-purpose pin not reserved
Info (12825): nCSO dual-purpose pin not reserved
Info (12825): DCLK dual-purpose pin not reserved
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Critical Warning (332012): Synopsys Design Constraints File file not found: 'intan_m10.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332144): No user constrained generated clocks found in the design
Info (332144): No user constrained base clocks found in the design
Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info (176353): Automatically promoted node clk_gen:clk_gen_inst|altpll:altpll_component|clk_gen_altpll:auto_generated|wire_pll1_clk[0] (placed in counter C1 of PLL_1) File: E:/FPGA/puart2/db/clk_gen_altpll.v Line: 77
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G4
Info (176353): Automatically promoted node spi_master_2164:u_spi_master_2164|cs_n File: E:/FPGA/puart2/spi_master_2164.v Line: 11
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
Info (176357): Destination node cs_n~output File: E:/FPGA/puart2/ddr_ctrl.v Line: 9
Info (176233): Starting register packing
Info (176235): Finished register packing
Extra Info (176219): No registers were packed into other blocks
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family.
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 0% of the available device resources
Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X10_Y0 to location X20_Y12
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (11888): Total time spent on timing analysis during the Fitter is 0.15 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:01
Warning (169177): 4 pins must meet Intel FPGA requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing MAX 10 Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems.
Info (169178): Pin test_flag uses I/O standard 3.3-V LVCMOS at J12 File: E:/FPGA/puart2/ddr_ctrl.v Line: 4
Info (169178): Pin rst_n uses I/O standard 3.3-V LVCMOS at J14 File: E:/FPGA/puart2/ddr_ctrl.v Line: 3
Info (169178): Pin sys_clk uses I/O standard 3.3-V LVCMOS at J5 File: E:/FPGA/puart2/ddr_ctrl.v Line: 2
Info (169178): Pin miso uses I/O standard 3.3-V LVCMOS at P4 File: E:/FPGA/puart2/ddr_ctrl.v Line: 7
Warning (169202): Inconsistent VCCIO across multiple banks of configuration pins. The configuration pins are contained in 2 banks in 'Internal Configuration' configuration scheme and there are 2 different VCCIOs.
Info (144001): Generated suppressed messages file E:/FPGA/puart2/output_files/intan_m10.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 5547 megabytes
Info: Processing ended: Thu Dec 11 18:00:31 2025
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:06
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in E:/FPGA/puart2/output_files/intan_m10.fit.smsg.
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